摘要：本发明提供了一种数据链路实现电路，数模转换器的第一时钟输出端与时钟缓冲器输入端相连相连，该时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，4片第一高速数据复接器的时钟输出端与4片第一时钟分频器的输入端一一对应相连，4片第一时钟分频器的输出端均与FPGA芯片的4个全局时钟引脚相连，从而形成能够同时得到4路相同频率全局时钟信号的时钟链路。该FPGA芯片的数据输出端引出的96位差分数据线等分成4组分别与4片第一高速数据复接器的数据输入端相连，则每一片第一高速数据复接器的数据输出端将引出48位差分数据线，接入数模转换器的数据输入端，从而构成该数模转换器的数据链路，实现对数据带宽为96Gbps的数据传输。
- 专利类型发明专利
- 申请人绵阳市维博电子有限责任公司;四川省绵阳西南自动化研究所;
- 发明人李廷凯;唐建;张京;官琴;
- 地址621000 四川省绵阳市游仙区游仙东路98号
- 申请号CN201310598106.1
- 申请时间2013年11月22日
- 申请公布号CN103560988B
- 申请公布时间2016年08月31日
- 分类号H04L25/02(2006.01)I;H03M1/66(2006.01)I;
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京公网安备11010802043465号
